快速应用:COMSOL’s的多物理场技术可实现半导体制造中的质量控制测试

意法半导体通过使用有限元分析,求解器和仿真软件包,可以在最终测试期间减少其芯片内部的应力,从而提高最终产品的可靠性。

意法半导体通过使用有限元分析,求解器和仿真软件包,可以在最终测试期间减少其芯片内部的应力,从而提高最终产品的可靠性。

意法半导体的Luca Cecchetto,Lucia Zullino和Lorenzo Cerati,意大利米兰

由于技术进步导致光刻尺寸的不断缩小,半导体制造商正在制造越来越小的集成电路(IC)。在不降低器件可靠性的情况下减少硅消耗可以节省数百万美元。因此,主动缓冲(POA) 在最先进的半导体技术中已经实现了这种结构,以优化面积消耗。借助它,在测试/接合焊盘下方设计了有源电路,以利用多层金属堆叠的互连特性。通过使用COMSOL Multiphysics进行仿真,意法半导体可以研究这些影响并制定出设计规则,从而形成坚固的电路。

 
COMSOL’s的多物理场技术可实现半导体制造中的质量控制测试
图1.在IC中,硅层上的电路通过金属信号走线(水平连接)连接,金属走线又通过称为通孔的固体钨塞(垂直连接)连接到硅层和其他金属层。 (由COMSOL提供)

多级互连
在集成电路中 ’将信号从一个子电路传输到另一个子电路是必要的,为此,芯片使用多层金属互连,每个金属互连由层间电介质(ILD)层隔开。通常由钨制成的称为通孔的小型导电塞将信号从硅传递到金属层,也从下层金属层传递到上层(图1)。此外,IC在表面上需要连接到内部电路的导电焊盘,其原因有两个:首先,在最终制造期间用作连接焊点的点,这些焊点将信号从IC本身传送到最终封装的引脚,其中它被安装然后运输;其次用作测试点,以验证设备在所谓的电子晶圆分类(EWS)中是否正常工作。

 

“只有使用COMSOL模型,我们才能确定峰值应力区域并了解如何发生故障。 ”

在将每个IC组装到一个封装中并将其安装到最终应用中之前,会对每个IC进行EWS评估以评估其功能。通过与垫子接触进行测试, 使用合适的探针,提起晶片(安装在卡盘上), 直到用专用卡中插入的针建立接触为止。该条件被认为是参考状态(零电平)。对于智能功率集成电路, 由于所需的高电流水平和非常精确的模拟级的存在,针尖和垫片表面之间必须有良好的电接触。因此,必须对卡盘施加额外的过载。同时,必须限制尖端在焊盘表面上的压力,以免在ILD层中引起裂纹。实际上,这些裂缝内部的金属挤压会导致电气故障。因此,有必要对过程进行研究和仿真,以减少实验次数,节省时间和金钱并改进探针’s design.

 
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图2.当探针用过大的力掉落到焊盘上时,会形成不平坦的表面,这会使焊接焊盘变得更加困难。 (由COMSOL提供)
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图3.顶部图显示了探针和焊盘中的位移。白色显示了初始接触位置,彩色显示了卡盘抬起时的最终位置。放大区域显示了接触区域的冯·米塞斯应力图,必须仔细研究以限制诱发的损伤。 (由COMSOL提供)

探头设计优化
EWS过程的最重要目标之一是将诱导的损坏限制在受限的表面上。探头尖端会刮擦垫表面并形成形状不均匀的弹坑(图2), 如此大的损坏区域无法实现可靠的粘合。

 
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图4.该图显示了与测量的力相比,模拟的垂直接触力与施加的超速的关系。参考位置是指打击垫首次与探头接触时(零位)。 (由COMSOL提供)

为了详细调查探针触碰到焊盘表面时发生的情况,意法半导体的团队决定与COMSOL Multiphysics与其一家探针供应商(意大利Technoprobe)合作使用。该团队由在意法半导体内部从事技术CAD,POA结构开发和EWS测试的人员以及Technoprobe从事探针卡开发的人员组成。目的是用测量数据验证COMSOL模型并优化探针’的设计可提高EWS流程的性能。

 
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图5. IC小节的3D几​​何形状用作COMSOL模型的基础,用于测量ILD层中的应力。显示的是冯·米塞斯(von Mises)的压力。 (由COMSOL提供)

为了开始项目, Technoprobe为STMicroelectronics提供了探头当前设计的CAD图以及材料数据。然后,借助结构力学模块,意法半导体很快就能开发出二维机械接触模型(图3)。然后将结果与测量数据进行比较(图4)。由于与模型结果的比较令人满意,因此团队决定继续以2D模型进行建模并优化探针’s design.

探头的优化’s的几何形状不仅带来了新的,更薄的机身,还带来了更长的笔尖。修改后的设计使笔尖与焊盘之间的接触更好,接触力更小,探针标记长度更短。该模型和后来的实验证实,新配置可提供等效的电气性能,而力却减小了30%。

改善脚垫’机械坚固性,一个3D模型(图5)的焊盘结构和ILD布局进行了仿真。 图6 在顶部ILD中绘制几个通孔间距的von Mises应力。黑线表示没有通孔的应力,并且没有应力峰值。其他曲线表明,随着间距变小,应力会增加; 1微米和4微米间距之间的差异大约为30%。使用该模型,您可以研究可以放到POA下的通孔数量,同时仍保持在ILD应力的安全水平内。只有使用COMSOL模型,团队才能确定峰值应力的区域并了解如何发生故障。

 
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图6。此图显示了半导体芯片层间电介质中的冯·米塞斯应力与通孔间距的关系。 (由COMSOL提供)

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